小编Fil*_*zig的帖子

我在 Verilog 中有这个架构/拓扑：

如何访问内部 reg IntReg，它不是IntModuleSystemVerilog 中的输入/输出？

always @(posedge clk) begin
    $display ("[Time %0t ps] IntReg value = %x", $time, DUT.IntModule.IntReg);
end

我可以使用绑定吗？如何？