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如何使用SystemVerilog定义参数化多路复用器

我正在尝试创建一个模块,根据一个热输入将x输入数据包切换到单个输出数据包.

如果x是固定值4,我只会创建一个case语句,

case (onehot)
  4'b0001  : o_data = i_data[0];
  4'b0010  : o_data = i_data[1];
  4'b0100  : o_data = i_data[2];
  4'b1000  : o_data = i_data[3];
  default  : o_data = 'z;
endcase
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但是对于变量x,我该如何定义所有情况?

谢谢.

verilog system-verilog

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