让我们以下面的示例代码为例:
always @(posedge clock) begin if (reset == 1) begin something <= 0 end end
现在假设重置从 0 更改为 1,同时时钟有一个posedge。那个时候会<= 0吗?或者下次有时钟的posedge时会发生这种情况(假设重置保持在1)?
verilog clock
clock ×1
verilog ×1