小编kra*_*cks的帖子

总是阻止@posedge 时钟

让我们以下面的示例代码为例:

always @(posedge clock)
   begin
   if (reset == 1)
     begin
        something <= 0
     end
   end
Run Code Online (Sandbox Code Playgroud)

现在假设重置从 0 更改为 1,同时时钟有一个posedge。那个时候会<= 0吗?或者下次有时钟的posedge时会发生这种情况(假设重置保持在1)?

verilog clock

5
推荐指数
1
解决办法
2万
查看次数

标签 统计

clock ×1

verilog ×1