小编Ale*_*. H的帖子

我很难理解verilog中的以下语法:

input [15:0] a;  // 16-bit input
output [31:0] result; // 32-bit output
assign result = {{16{a[15]}}, {a[15:0]}};

我知道assign声明会result使用连线和组合逻辑将某些东西连接到总线,但是花括号和16 {a [15]}是什么？

我不知道下面的代码有什么问题,有人可以帮我调试

module iloop(z,a);
    input [31:0] a;
    output z;
    reg [4:0] i;
    reg s, z;
    initial begin
    s = 0;
    for(i=0; i<32; i=i+1)  s = s | a[i];
    z = !s;
    end
    endmodule