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VHDL别名语法"<< ... >>"

我想了解下面代码行中使用的语法,其中使用ALIAS声明创建备用名称.具体来说,我想知道什么是暗示<<>>暗示.一个示例别名声明是,

alias x2_dac_data is
   << signal server.x2_dac_data : std_logic_vector(23 downto 0) >>;
Run Code Online (Sandbox Code Playgroud)

其中server是实例化组件,x2_dac_data是组件的信号,但未在端口声明中列出.

我已经回顾了Pedroni的文本和课程指南,它们都没有引用与<< ... >>别名相关的语法.

谢谢

syntax alias vhdl

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