描述：我正在尝试将 vhdl 模块编写为具有 4 个输入和 3 个输出的 LUT（查找表）。我希望我的 3 位输出是一个二进制数，等于输入中 1 的数量。
我的真值表：
ABCD|XYZ
0000|000
0001|001
0010|001
0011|010
0100|011 0101|010
0110|010 0111| 011 1000|001 1001 |010 1010
|010 1011|011 1100|010 1 101|011 1110|011 1111| 100
我的VHDL代码：
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity lut is
Port (
a : in STD_LOGIC;
b : in STD_LOGIC;
c : in STD_LOGIC;
d : in STD_LOGIC;
x : out STD_LOGIC;
y : out STD_LOGIC;
z : out STD_LOGIC);
end lut;
architecture Behavioral of lut is …