小编the*_*617的帖子

我正在尝试将向量减少为所有元素的总和。有没有一种简单的方法可以在 verilog 中做到这一点？

类似于systemverilog .sum方法。

谢谢

我正在使用一个#ifdef块有条件地包含一个基于代码块 - Dflag传递给编译器.

有没有办法实现这个if？

有点像:

if (defined(flag)) {

}