小编Pet*_* Xu的帖子

我在Verilog有一个大约95个案例的案例结构.

        case(address)
            5'd0: header_buffer[7:0] <= writedata;
            5'd1: header_buffer[15:8] <= writedata;
            5'd2: header_buffer[23:16] <= writedata;
            5'd3: header_buffer[31:24] <= writedata;

如您所见,有一种非常可预测的模式.有没有更好的方法来编写这个,这样我就不必手动写出所有的情况,以便我可以将它扩展到任意大的大小,如100或200个案例？似乎某种类型的for循环语法非常有用.