小编Vin*_* VS的帖子

仅为 uvm 中的少数 /sequences/objects/interfaces 设置 Verbosity?

我如何控制某些组件的详细程度,以便我只能将详细程度设置为少数组件?

假设,例如在验证特定功能时,涉及测试、几组组件/序列/对象/接口等。我想将只有这些的冗长设置为UVM_HIGH. 我不想设置要设置的全局严重性,UVM_HIGH因为可能会出现许多不相关的调试消息,这可能会增加日志大小。

这样做的更清洁方法是什么?可以使用额外的 commandline-plusarg 来触发它。基本上,要求是特定功能验证所涉及的测试/组件/序列/对象/接口应采用全局严重性或特定于功能的严重性,具体取决于哪个更高。

请注意,不能使用内置的报告方法,uvm_component因为uvm_info语句可以在uvm_object扩展类和接口中。

system-verilog uvm

2
推荐指数
1
解决办法
6105
查看次数

标签 统计

system-verilog ×1

uvm ×1