小编Fat*_*ons的帖子

这与实际创建带有inout端口的verilog模块无关。我找到了很多关于此的帖子。

我所坚持的是，如果我有一个带有inout端口的黑盒模块，可以说它的定义像

module blackbox(inout a, in b, in c)

我想在另一个模块中实例化它

module myModule(input reg inReg, output wire outWire) blackbox(outWire);

我还如何使用inReg驱动黑盒子，并在不同时间将其输出到outWire？我不知道一种连接另一种连接的方法。这显然过于简单了。下面是我真正拥有的，但是更复杂。

module sram_control(
    input wire HCLK,
    input wire [20:0] HADDR,
    input wire HWRITE,
    input wire [1:0] HTRANS,
    input wire [7:0] HWDATA,
    output reg [7:0] HRDATA
    );
parameter IDLE_PHASE = 2'b00;
parameter WRITE_PHASE = 2'b01;
parameter READ_PHASE = 2'b10;

parameter IDLE = 2'b00;
parameter NONSEQ = 2'b10;

parameter READ = 1'b0;
parameter WRITE = 1'b1;

reg current_state, next_state;

wire CE, WE, OE;
reg …