我遇到了与PCIe相关的问题.我使用驱动程序写入0x12345678BAR0 +偏移量,并使用Xilinx Chipscope查看波形.在我们的英特尔Rangeley板上,我们看到TLP有效载荷被分成两个DW,也就是说00_00_00_78 56_34_12_00,在戴尔PC上,我们看到有效载荷中只有一个DW.我确信两种情况都符合PCIe规范.
0x12345678
00_00_00_78 56_34_12_00
但我真的很想知道,为什么PCIe规范会有这种设计,即TLP头的第二个DW中的"Last DW BE"和"First DW BE"？
linux kernel fpga pci
fpga ×1
kernel ×1
linux ×1
pci ×1