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带有2个VHDL时钟的FIFO

我有一个vhdl赋值问题.我需要在500MHz的总线和另一个30MHz的总线之间创建一个FIFO缓冲区.

我设计了一个基本的FIFO缓冲区

输入:Data_in,Write_EN,CLK_500,Read_EN,CLK_30,FlushFIFO.

输出:Data_out,FULL,EMPTY.

此缓冲区使用2D数组设计:

type fifo_arr is array (0 to 63) of std_logic_vector(39 downto 0);
signal FIFO : fifo_arr := (others => (others => '0'));
Run Code Online (Sandbox Code Playgroud)

问题如下:我应该如何编写进程并在它们之间维护指针以进行同步?使用我尝试过的方法,代码将不会合成(错误:XST:827信号ptr无法合成)

有任何想法吗?

感谢致敬

clock vhdl fifo clock-synchronization

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