小编Nag*_*raj的帖子

我是 verilog 的初学者。我试图执行此代码以将值存储在另一个模块实例中的寄存器中。这是两个模块。

module main;
reg [15:0] A;
wire [15:0] B;
initial
begin
    A = 16'h1212;
end
copy a(B,A);
endmodule  

module copy(B,A);
input [15:0] A;
output reg [15:0] B;
initial
   B=A;
endmodule

代码编译良好，但执行时 B 的值是“未知”。如果这样的分配不可能，是否有其他方法可以将值分配给模块实例中的寄存器（从该实例的输入）？

我正在使用 ModelSim Altera 网络版 6.3