我正在 verilog 上设计一种基本的 AES 算法，我需要将 128 位数组分成 16 个部分，每个部分 8 位。
例如（基本 8 位示例），如果我收到 10111011，我需要生成 4 个输出 10 11 10 11
algorithm verilog
algorithm ×1
verilog ×1