System Verilog中的DPI功能总是提到您可以使用任何语言进行连接,最常见的是C/C++语言.我想用Ruby连接我的系统Verilog代码.是否有任何文档或支持此功能？有任何已知的方法吗？
我应该补充一点,我的主要目标是从我的系统Verilog uvm测试中调用ruby脚本.
谢谢
我有一个 uvm_sequence 随机化启用位“feature_en”。根据是否启用此位，我想启用/禁用我的记分板。我使用 config_db 来设置变量，并使用 field_macros 自动将其获取到记分板中。
我的问题是，在记分牌中，我想用“feature_en”保护 run_phase 中的代码。但是，该序列在测试的 run_phase 中运行，因此记分板的 run_phase 首先运行，从而保留 feature_en 默认值，并且不会获取序列中设置的值。
我尝试使用wait(feature_en != -1)（我已将其设置为 int），但我意识到 feature_en 不会在记分牌中再次采样。
有没有办法在记分牌中动态更新feature_en？或者还有其他方法可以做到这一点吗？
我有一个工具可以生成 .sv RAL 文件以在 UVM 测试台中使用。问题在于该文件将寄存器块创建为包。我的问题是，对于我的测试平台，我想导入多个 .sv RAL 文件（代表不同的注册表块）。
为此，我想创建一个包all_my_regs_pkg.sv并将其他包包含到该包中。我收到编译错误并查看它，看起来 SystemVerilog 中不支持嵌套包。
那么当我想使用它们时，是否需要手动导入每个 reg 块包？我想我可以创建一个包含导入的文件，然后“包含它”，但这是唯一的方法吗？
是否有一种机制可以将systemverilog包作为另一个名称导入,类似于Python中可用的名称？
我有一个我需要导入的包,包的名称是top_pkg.我想将其导入为subsystem_pkg