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我在访问 Verilog 中的 32 个最高有效位和 32 个最低有效位时遇到问题。我编写了以下代码，但收到错误“非法部分选择表达式”这里的要点是我无权访问 64 位寄存器。能否请你帮忙。

`MLT: begin
  if (multState==0) begin
    {C,Res}<={A*B}[31:0];
    multState=1;
  end
  else
  begin
    {C,Res}<={A*B}[63:32];
    multState=2;  
  end