标签: xilinx

Xilinx ISE"无法直接访问内存Q"

这个错误是什么?我应该寻找什么?

xilinx

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VHDL中的BRAM_INIT

我正在模拟基于处理器的设计,其中程序存储器内容保存在BRAM中.我正在使用VHDL(推断BRAM)实现程序存储器.我试图避免使用CoreGen,因为我想保持设计的可移植性.最终这个设计将转到FPGA.

我想看看是否有办法使用VHDL泛型初始化BRAM的内存内容?我知道Coregen使用COE文件来初始化BRAM但是我们有基于VHDL代码的方法吗?

让我知道您的替代建议.

embedded fpga vhdl xilinx

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VHDL/Verilog:访问HDMI端口

我刚买了一块新板.

http://www.digilentinc.com/Products/Detail.cfm?NavPath=2,400,836&Prod=ATLYS

如您所见,我在主板上有两个HDMI输入和两个HDMI输出.

我想要做的是采取一个HDMI输入并对1080p信号执行一些变换.具体来说,我想让屏幕中心的像素稍微不那么明亮,屏幕边缘的像素更亮.然后将此新信号输出到其中一个HDMI输出端口.

我真的不知道怎么做 - 我对FPGA设计很陌生.

我需要获得一些IP,还是我可以使用标准工具自己完成?我有Xilinx ISE webpack.

非常感谢任何见解,

verilog fpga vhdl xilinx hdmi

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如何制作带有触摸屏显示器的 FPGA 原型?

我希望制作一个 FPGA(或类似的)物理原型,但包括一个小型触摸屏显示器。

(想象一个 2" 或类似的触摸屏显示器。例如,假设某种带有小型触摸屏显示器的小型电池供电玩具。)

今天最好的解决方案是什么?

prototyping touchscreen xilinx

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为什么我们在 FGPA/VHDL/VIVADO 中使用 REG?

我正在使用赛灵思的 vivado 进行 verilog 编程。

我想知道为什么我们使用某些输出 reg

例如,reg [3:0] encoder_output 我们使用它是因为我们的 16 到 4 编码器有 4 个输出,对吗?我假设我们使用reg在需要“存储一些东西”时使用

我的想法对吗??

verilog xilinx vivado

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如何将Linux内核驱动程序模块添加为Buildroot包?

我目前正在为Xilinx的Zybo Board构建嵌入式Linux.为此,我使用Buildroot.现在我想添加一个用C语言编写的驱动程序,用户程序可以使用该驱动程序写入某些特定的寄存器,使其能够控制某些LED.当我查看手册时,基本上说首先要做的是在新的包文件夹中创建一个Config.in,在那里你可以写一些解释驱动程序的文本.好的,我做到了.但是现在makefile:我不太明白那里需要什么.它只是一个编译命令gcc -o ledcontrol hellofunc.c吗?除了Config.in和Makefile之外,我还需要做些什么吗?

c xilinx embedded-linux buildroot

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从命令行通过/ dev / mem读取特定的内存地址

就上下文而言,对驱动程序进行编程以与Xilinx板上的嵌入式Linux(Yocto:krogoth)上的FPGA IP内核进行交互。

为了调试,我想从物理内存中读取特定的内存地址。/ dev / mem看起来很有希望。我想问一下如何从命令行中读取特定物理内存地址的值。我希望可以cat /dev/mem 0x2000000通过读取0x2000000字节的内容。

xilinx embedded-linux yocto

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Xilinx FPGA中切片寄存器和切片LUT之间有什么区别?

Xilinx FPGA中"切片寄存器"和"切片LUT"之间有什么区别?

例如,为什么切片寄存器的数量等于Vertix 5中切片LUT的数量,但切片寄存器的数量是Vertix 6和Vertix 7中切片LUT数量的两倍?

图像显示了我的系统在vertix 7 fpga xilinx器件上的综合结果

fpga xilinx

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在VHDL中嵌套if(rising_edge(clk))语句

所以我遇到了一些我必须复制的旧代码,但它不能用新的Xilinx编译器进行编译,因此我需要弄清楚它的作用.我有这样的事情:

if rising_edge(clk) then
   —do some things
   if rising_edge(clk) then
      —do some other things
   end if
end if
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是否需要2个时钟周期才能到达内部if语句,或者第二个if语句是多余的?

此外,Xilinx给出了错误:"信号的逻辑由时钟控制,但似乎不是有效的顺序描述"

谢谢,任何帮助表示赞赏.

clock fpga vhdl xilinx

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VHDL - ror 和 rol 操作

我怎么解决这个问题?reg 变量定义为:

 signal reg:STD_LOGIC_VECTOR(7 downto 0):="00000001";
Run Code Online (Sandbox Code Playgroud)

下面代码中ror操作有问题。错误信息是:

Line 109: Syntax error near "ror".

Line 108: found '0' definitions of operator "=", cannot determine exact overloaded matching definition for "="
Run Code Online (Sandbox Code Playgroud)

--

  process(clk1,up_down,enable,reset)
        begin
        if up_down="1" then
            reg ror 1;
        end if;
        end process;
Run Code Online (Sandbox Code Playgroud)

syntax vhdl xilinx

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