标签: superscalar

我希望能够手动预测任意算术的长度(即没有分支或内存,尽管这也很好)x86-64汇编代码将采用特定的体系结构,考虑到指令重新排序,超标量,延迟,消费者价格指数等

什么/描述必须遵循的规则才能实现这一目标？

我想我已经找到了一些初步规则,但是我没有找到任何关于将任何示例代码分解为这个详细程度的引用,所以我不得不做一些猜测.(例如,英特尔优化手册甚至几乎没有提到指令重新排序.)

至少,我正在寻找(1)确认每条规则是正确的,或者是每条规则的正确陈述,以及(2)我可能忘记的任何规则的列表.

• 每个循环发出尽可能多的指令,从当前循环开始按顺序开始,并且可能与重新排序缓冲区大小一样远.
• 如果出现以下情况,可以在给定周期发出指令:
  • 没有影响其操作数的指令仍在执行中.和:
  • 如果它是浮点指令,则它之前的每个浮点指令都被发出(浮点指令具有静态指令重新排序).和:
  • 该循环有一个功能单元可用于该指令.每个(？)功能单元是流水线的,这意味着它可以在每个周期接受1个新指令,并且对于给定功能类的CPI,总功能单元的数量是1/CPI(这里模糊不清:可能是例如addps并且subps使用相同的功能) unit？我如何确定？).和:
  • 4此循环已经发出少于超标量宽度(通常)指令的数量.
• 如果不能发出指令,则处理器不会发出任何称为"停顿"的条件.

例如,请考虑以下示例代码(计算交叉产品):

shufps   xmm3, xmm2, 210
shufps   xmm0, xmm1, 201
shufps   xmm2, xmm2, 201
mulps    xmm0, xmm3
shufps   xmm1, xmm1, 210
mulps    xmm1, xmm2
subps    xmm0, xmm1

我试图预测Haswell的延迟看起来像这样:

; `mulps`  Haswell latency=5, CPI=0.5
; `shufps` Haswell latency=1, CPI=1
; `subps`  Haswell latency=3, CPI=1

shufps   xmm3, xmm2, 210   ; cycle  1
shufps   xmm0, xmm1, 201   ; cycle  2
shufps   xmm2, xmm2, 201   ; …

想象一个超标量（多个执行单元）并且还具有超线程 (SMT) 支持的 CPU（或内核）。

为什么 CPU 真正可以并行执行的软件线程数通常由它拥有的逻辑内核（即所谓的硬件线程）数决定，而不是它拥有的执行单元总数？
如果我的理解是正确的，SMT 实际上并没有实现真正的并行执行，它只是通过复制 CPU 的某些部分（那些存储架构状态，但不是主要执行资源的部分）来使上下文切换更快/更有效。另一方面，超标量架构允许每个时钟周期真正同时执行多条指令，因为 CPU 具有多个执行单元，即多个并行流水线，每个流水线都可以以真正的并行方式处理单独的线程。

那么举个例子，如果一个CPU有2个内核，每个内核有2个执行单元，那么它的硬件并发（真正可以并行执行的线程数）不应该是4吗？为什么它的硬件并发性而不是由逻辑内核的数量给出，而 SMT 实际上并没有启用真正的并行执行？