任何人都知道编程VHDL的良好环境并使用Linux模拟它(无论是Xilinx还是Altera)？
我可以在类似于C-源代码,宏VHDL东西使用__DATE__,并__TIME__
借此让该编译时在FPGA作为一种版本的时间戳的？
作为一个>>> new-cmer <<< to VHDL我想修改以下现有代码,它将硬编码日期放入FPGA寄存器.我总是要记住在编译之前调整值.如果这是自动完成的话会更容易.我还可以包括小时/分钟/秒吗？
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
ENTITY Datum2 IS
PORT
(
Day :OUT std_logic_vector(4 downto 0);
Month :OUT std_logic_vector(3 downto 0);
Year :OUT std_logic_vector(4 downto 0)
);
END Datum2 ;
ARCHITECTURE rtl OF Datum2 IS
BEGIN
-- "08.08.0013"
Day <= conv_std_logic_vector(8, 5);
Month <= conv_std_logic_vector(8, 4);
Year <= conv_std_logic_vector(13, 5);
END ARCHITECTURE rtl;
在Fedora 22 64位中使用Modelsim安装了Quartus 13.0.以32位运行Quartus因为我遇到了很多很多问题.但是,我可以启动Quartus,创建项目,合成它,启动模拟窗口并配置输入信号.然后,当单击启动Modelsim的按钮时,它开始执行它的工作,但最终结束
未找到ModelSim-Altera.请安装Quartus II安装程序附带的ModelSim-Altera,或选择"Simulation> Options> Quartus II Simulator"使用Quartus II Simulator
这是不正确的.我可以通过运行vsim自己启动Modelsim.以下是完整输出.任何解决这个问题的建议都是+1,没有任何有意义的建议会受到我的惩罚.
Device family: Cyclone II
Running quartus eda_testbench
>> quartus_eda --gen_testbench --check_outputs=on --tool=modelsim_oem --format=verilog grindar -c grindar {--vector_source=/home/johan/Projects/Studies/vhdl/labs/lab1/and_grind.vwf} {--testbench_file=./simulation/qsim/grindar.vt}
PID = 20951
*******************************************************************
Running Quartus II 32-bit EDA Netlist Writer
Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
Processing started: Sat Sep 12 20:31:33 2015
Command: quartus_eda --gen_testbench --check_outputs=on --tool=modelsim_oem --format=verilog grindar -c grindar --vector_source=/home/johan/Projects/Studies/vhdl/labs/lab1/and_grind.vwf --testbench_file=./simulation/qsim/grindar.vt
Selected device EP2C35F672C6 for design "grindar"
Generated Verilog Test …我是Linux的新手,我正在尝试安装AlteraQuartus 2 WEb Edition和NIOS2 EDS来使用Nios2处理器.
但是,在安装Quartus之后以及我尝试执行jtagconfig时.
即使在运行/altera/nios2eds/nios2_command_shell.sh之后,我也看不到类似下面的内容
1.)[Nios2 EDS] $ 2.)无法锁定链(端口权限不足)
请帮忙,
我正在分析和测量,并通过我的分析和测量获得不同的结果.代码是两个循环,数据缓存大小为512字节,块大小为32字节:
int SumByColRow (int matrix[M][M], int size)
{
int i, j, Sum = 0;
for (j = 0; j < size; j ++) {
for (i = 0; i < size; i ++) {
Sum += matrix[i][j];
}
}
return Sum;
}
int SumByRowCol (int matrix[M][M], int size)
{
int i, j, Sum = 0;
for (i = 0; i < size; i ++) {
for (j = 0; j < size; j ++) {
Sum += matrix[i][j];
}
} …我正在使用带有Altera Quartus 15.0网络版的Ubuntu Linux 14.04 LTS,由于许可错误,我很难模拟我的设计.我正在为Altera 的Cyclone IV EP4CE115设计一款用于VEEK-MT液晶触摸屏的LCD_driver .
老实说,我对模拟软件如ModelSim-Altera没有多少经验,但我知道如何使用.vwf文件并用它们进行模拟,我也知道如何使用signaltap逻辑分析仪.创建了usinversity程序.vwf文件后,我编译项目,按下运行功能模拟,我得到一个包含以下内容的窗口:
确定ModelSim可执行文件的位置......
使用:/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin
要指定ModelSim可执行目录,请选择:工具 - >选项 - > EDA工具选项注意:如果ModelSim-Altera和ModelSim可执行文件都可用,将使用ModelSim-Altera.
****生成ModelSim Testbench****
quartus_eda --gen_testbench --check_outputs = on --tool = modelsim_oem --format = verilog --write_settings_files = off test5 -c test5 --vector_source ="/ path/to/Altera/projects/test/5/test5.vwf" --testbench_file = "/路径/到/ Altera公司/项目/测试/ 5 /模拟/ QSIM/test5.vwf.vt"
ld.so检测到不一致:dl-close.c:762:_dl_close:断言`map-> l_init_called'失败!信息:*******************************************************************信息:运行Quartus II 64位EDA网表编写器信息:版本15.0.0 Build 145 04/22/2015 SJ Web版信息:版权所有( C)1991-2015 Altera公司.版权所有.信息:您使用Altera公司的设计工具,逻辑功能信息:和其他软件和工具,以及它的AMPP合作伙伴逻辑信息:功能,以及来自任何上述信息的任何输出文件:(包括设备编程或模拟文件),以及任何信息:相关文档或信息明确主题信息:Altera计划许可信息的条款和条件:订购协议,
信息:Altera MegaCore功能许可协议或其他
信息:适用的许可协议,包括但不限于,
信息:您的使用仅用于编程逻辑
信息:由Altera制造并由Altera销售的设备或其
信息:授权经销商.请参阅适用的
信息:有关进一步细节的协议.信息:处理开始:2015年8月9日星期日22:18:46信息:命令:quartus_eda --gen_testbench --check_outputs …
我看过以前的所有问题,似乎没有人像我这样简单.我也在网上搜索,找不到解决方案.
我是VHDL的新手,我正在尝试编译Altera提供的简单示例,如下所示:
library ieee;
use ieee.std_logic_1164.all;
entity light is
port(x1, x2: in std_logic;
f: out std_logic);
end light;
architecture LogicFunction of light is
begin
f <= (x1 and not x2) or (not x1 and x2);
end LogicFunction;
我遵循Altera教程中的项目创建步骤,但是当我尝试编译项目时,我得到错误:
Error (12007): Top-level design entity "alt_ex_1" is undefined
我设计了一个模块,它里面有ram.现在我需要在顶层设计中使用这个模块的多个实例,并且每个实例的ram都需要用不同的内容进行初始化.
我检查了quartus手册,它支持使用$ readmemh来初始化ram.所以我向这个模块添加了两个参数,并将不同的参数传递给它的实例,这样我就可以保证每个实例读取不同的文件.
这是我的代码,它在modelsim中完美运行,但是当在quartus中进行合成时,quartus崩溃,并且在我删除之后,quartus合成成功.
module cell_module
#(
parameter X_ID = "1",
parameter Y_ID = "1",
parameter DIR_ID = {X_ID, "_", Y_ID}
)
...
reg [15:0] Mem_1 [0:31];
reg [15:0] Mem_2 [0:31];
`ifdef SIM_MEM_INIT
initial begin
$readmemh ({"../data", DIR_ID, "/file1.txt"},Mem_1);
$readmemh ({"../data", DIR_ID, "/file2.txt"},Mem_2);
end
`endif
在顶级,我将不同的参数传递给每个实例,如下所示
cell_module #(.X_ID("1"), .Y_ID("1")) cell_module1 (...)
cell_module #(.X_ID("1"), .Y_ID("2")) cell_module2 (...)
cell_module #(.X_ID("2"), .Y_ID("1")) cell_module3 (...)
cell_module #(.X_ID("2"), .Y_ID("2")) cell_module4 (...)
我有多个文件夹,通过这样做,每个实例读取自己的文件集.我没有发现任何人喜欢这样,它在modelsim中工作,并且使用quartus分析并成功地详细说明了这一点.
但它会导致quartus_map在合成时崩溃.我找不到有关此错误消息的任何信息.
如果我不能这样做,有没有什么好的方法来初始化具有不同内容的多个实例的ram？谢谢
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我建立了一个小型的Quartus项目进行测试.我按照quartus手册编写了一个标准的ram并稍加修改它,只需添加两个参数.这是ram的代码,
module mem_init
#(parameter DATA_WIDTH=8, parameter ADDR_WIDTH=6, parameter X_ID = …我为Altera DE2-115 获取并构建了linux-socfpa.我使用buildroot和u-boot来构建它.它启动但没有文件系统.我有一个插入FPGA的SD卡,有什么方法可以将SD卡用作文件系统吗？
系统信息:
Linux version 4.9.0-00104-g84d4f8a-dirty (developer@1604) (gcc version 6.2.0 (S7
bootconsole [early0] enabled
early_console initialized at 0xe8001400
ERROR: Nios II DIV different for kernel and DTS
Warning: icache size configuration mismatch (0x8000 vs 0x1000) of CONFIG_NIOS2_e
Warning: dcache size configuration mismatch (0x8000 vs 0x800) of CONFIG_NIOS2_De
On node 0 totalpages: 32768
free_area_init_node: node 0, pgdat c0527bb4, node_mem_map c0545b80
Normal zone: 256 pages used for memmap
Normal zone: 0 pages reserved
Normal zone: …我正在使用一个小算法修改固件文件 (.jic) JTAG 间接配置文件，但更改文件内的数据会使其无法使用，因为文件中的某处有一个校验和需要更新。
我需要找到 .jic 文件中的校验和并破译使用哪种算法（crc32 等）。
每个字节上的位都被反转，我检查了正常和反转的位文件，但没有成功。
有人知道或者有办法找出 .jic 文件中的校验和数据在哪里吗？