我需要从PC到FPGA工具包(ALTERA DE2-70)读取一个小图像(tif格式)进行处理,然后将其写回PC.我不知道如何在Verilog中做到这一点？
可以在C中完成吗？如果是这样,我如何结合我的C/HDL代码一起工作？
谢谢!
module fronter ( arc, length, clinic ) ;
input [7:0] arc;
output reg [7:0] length ;
input [1:0] clinic;
input en0, en1, en2, en3; // 11
// clock generator is here
g_cal A( en0) ;
g_cal B( en1) ;
g_cal C( en2) ;
g_cal D( en3) ;
always @( negedge arc, posedge clk )
case ( clinic )
2'b00 : { en3, en2, en1, en0 } = 4'b0001; // 23
2'b01 : { en3, en2, en1, en0 } = 4'b0010; …我有一些VHDL文件,我可以ghdl在Debian上编译.一些人已经为ASIC实现调整了相同的文件.算法有一个"大面积"实现和一个"紧凑"实现.我想写一些更多的实现,但为了评估它们,我需要能够比较不同实现需要多少区域.
我想在不安装任何专有编译器或获得任何硬件的情况下进行评估.足够的评估标准是对GE(门等效)面积的估计,或某些FPGA实现所需的逻辑片数.
我无法memory使用gtkwave 查看:
module internal_memory(
output [31:0] hrdata,
input mem_enable,
input [31:0] haddr,
input [31:0] hwdata,
input hwrite,
input hreset,
input hclk
);
reg [31:0] memory [0:1023]; // <-------------- can't find its waveform
reg [31:0] internal_hrdata;
always @(posedge hclk, hreset) begin
if (!hreset) begin
internal_hrdata <= 32'h0000_0000;
end
else begin
if (mem_enable) begin
if (hwrite) begin
memory[haddr] <= hwdata;
end
else begin
internal_hrdata <= memory[haddr];
end
end
end
end
assign hrdata = internal_hrdata;
endmodule
您有什么建议来查看波形memory？
或者如何在gtkwave或任何.vcd /波形查看器中显示二维数组？
我们有以下代码行,我们知道它regF是16位长,regD长regE8位,长8位,长regC3位,假设无符号:
regF <= regF + ( ( regD << regC ) & { 16{ regE [ regC ]} }) ;
我的问题是:移位是regD << regC假设结果是8位还是会因为&16位向量的按位而扩展到16位？
是否可以在verilog中创建参数数组？例如,类似以下内容:
parameter[TOTAL-1 : 0] PARAM_ARRAY = {1, 0, 0, 2}
如果不可能,那可能是替代解决方案？
提前致谢
是什么之间的区别always关键字(未在always @块)和forever关键字Verilog HDL语言？
always #1 a=!a;
forever #1 a=!a;
以下是我的发现,但我仍然不能在两者之间划清界线:
来自维基百科:
所述总是关键字作用类似于"C"构造,而(1){..}在这个意义上,它会永远执行.
来自electroSofts:
将永远指令不断地重复它后面的语句.因此,它应该与程序时序控制一起使用(否则它会挂起模拟).
有人可以对此做出更明确的解释吗？谢谢!
从我浏览的内容来看，一旦FPGA断电，您就必须对其进行编程。但是我正在尝试使用Verilog实现基于FPGA的安全系统。在这种情况下，我希望系统的密码被永久存储，即即使电源关闭也不应删除该密码。如果程序也可以存储也很好。我是FPGA的入门者。所以，请告诉我该怎么做。该设备是XC3S400 Spartan 3系列。
我是电路综合的初学者,我经常遇到net这个词,但我永远无法找到它的标准定义.在我看来,它指的是任何一种"黑匣子",它接收输入并产生输出.所以它可以是一个大电路内的子电路,它可以是一个门阵列.我的理解是否正确？
我想知道在AXI4Lite总线上进行简单访问的最小时钟周期是多少.
我认为这是4,但我不确定.