相关疑难解决方法(0)

是否可以在verliog中有条件地实例化模块？

例如:

if (en==1)  
  then module1 instantiation  
else  
  module2 instantiation  

我正在尝试用verilog创建一个多级比较器,我无法弄清楚如何在单个生成循环中增加多个genvars.我正在尝试以下方法:

genvar i,j;
//Level 1
generate
  j=0;
  for (i=0;i<128;i=i+1)
  begin: level1Comp
    assign ci1[i] = minw(tc[j],tc[j+1]);
    j = j+2;
  end
endgenerate

并收到以下错误:

Error-[SE] Syntax error
  Following verilog source has syntax error :
  "encoder.v", 322: token is '='
    j=0;

任何人都知道如何在同一个生成语句中增加多个genvars？或者至少获得相同的功能？

我有一个 verilog 代码，我希望在其中使用递归。但是，每当我在 always 块中尝试此操作时，都会出现错误，提示不是任务。

有什么办法可以在 always 块中实现模块吗？还有无论如何我可以在 always 块中使用递归吗？