假设一个5级流水线架构(IF =指令获取,ID =指令解码,EX =执行,MEM =存储器访问,WB =寄存器写回).有4条指令必须执行.
(这些样本说明不准确,但我相信这一点会被理解)
在第五个时钟周期,这些指令将在管道中,如下所示.
添加a,b,c [IF ID EX MEM WB]
添加a,b,d [IF ID EX MEM]
添加a,b,e [IF ID EX]
添加a,b,f [IF ID]
现在,如果发生硬件中断,这些指令会发生什么.只有在执行流水线中的所有指令后才能处理中断吗？是否会以不同的方式处理软件中断和异常？
当中断到达 CPU 时，如果它被确认，则通过在跳转到处理程序之前保存当前地址位置来处理它。否则将被忽略。
我想知道汇编指令调用是否被中断。
例如，
mvi a, 03h ; put 3 value into acc. in 8080 assembly
一行指令可以中断吗？或者如果不是，它是原子的？
是否总能保证“一行汇编指令”总是原子的？
如果8080汇编中没有“lock”关键字呢，那么原子性是如何提供的呢？
例如，如果要操作64位和，但是“一行指令”没有办法做到，并且在对和进行操作时出现中断怎么办？如何在装配级别防止它？
对我来说，这个概念正在开始归结。
assembly interrupt cpu-architecture atomicity interrupted-exception
据我了解，当 CPU 推测性地执行一段代码时，它会在切换到推测性分支之前“备份”寄存器状态，以便如果预测结果错误（使分支无用）——寄存器状态将是安全恢复，而不会破坏“状态”。
所以，我的问题是：推测执行的 CPU 分支是否可以包含访问 RAM 的操作码？
我的意思是，访问 RAM 不是“原子”操作——如果数据当前不在 CPU 缓存中，那么从内存中读取一个简单的操作码可能会导致实际的 RAM 访问，这可能会变成一个非常耗时的操作，从 CPU 的角度来看。
如果在推测分支中确实允许这种访问，它是否仅用于读取操作？因为，我只能假设，如果一个分支被丢弃并执行“回滚”，根据它的大小恢复写操作可能会变得非常缓慢和棘手。而且，可以肯定的是，至少在某种程度上支持读/写操作，因为寄存器本身，在某些 CPU 上，据我所知，物理上位于 CPU 缓存上。
所以，也许更精确的表述是：推测执行的一段代码有什么限制？