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我正在研究VHDL设计并且我已经开始工作了,但是代码非常丑陋,事实上我似乎正在努力解决语言设计以实现我的目标,这让我觉得有些不对劲.我是VHDL的新手,但是我已经在这个项目的小块工作了将近一个月,所以我有了一般的想法.但是,这部分有点复杂.

我需要一个在信号上升沿(END_ADC)之后产生一个时钟周期长脉冲(LOAD_PULSE)的过程,但是直到从该信号的最新上升沿(END_ADC)经过4个时钟或者下降沿为止.第二个信号(LVAL).

为了完成等待期,我建立了一个计数微秒和周期的计时器模块,这里:

entity uS_generator is
    generic(
        Frequency       : integer := 66                                     -- Frequency in MHz
    );
    Port ( 
        CLK     : in STD_LOGIC;
        RESET   : in STD_LOGIC;
        T_CNT   : out integer range Frequency downto 1 := 1;
        uS_CNT  : out integer range 65535 downto 0 := 0
    );
end uS_generator;

architecture behavior of uS_generator is

    signal T_CNT_INT        : integer range Frequency downto 1 := 1;        -- Counter for 1 uS
    signal uS_CNT_INT       : integer range 65535 downto 0 := 0; …