由于存储负载转发，某些负载指令能否在全局范围内不可见？换句话说，如果加载指令从存储缓冲区中获取其值，则它永远不必从高速缓存中读取。
通常说来，当从L1D缓存读取负载时，该负载在全局范围内可见，因此，未从L1D读取的负载应使其在全局上不可见。
假设变量a = 0
Processor1: a = 1
Processor2: print(a)
Processor1首先执行它的指令，然后在下一个周期中，processor2读取变量以打印它。因此：
Processor2将暂停，直到高速缓存一致性操作完成，它将打印1
P1: |--a=1--|---cache--coherence---|----------------
P2: ------|stalls due to coherence-|--print(a=1)---|
time: ----------------------------------------------->
高速缓存一致性操作完成之前，processor2将运行，并且在此之前它将具有陈旧的内存视图。因此它将打印0？
P1: |--a=1--|---cache--coherence---|
P2: ----------|---print(a=0)---|----
time: ------------------------------->
换句话说，在高速缓存一致性操作完成之前，处理器可以拥有过时的内存视图吗？
该程序有时会打印 00，但如果我注释掉 a.store 和 b.store 并取消注释 a.fetch_add 和 b.fetch_add ，它们执行完全相同的操作，即都设置 a=1,b=1 的值，我从不得到00。（在 x86-64 Intel i3 上测试，使用 g++ -O2）
我是不是遗漏了什么，或者按照标准“00”永远不会出现？
这是带有普通商店的版本，可以打印00。
// g++ -O2 -pthread axbx.cpp ; while [ true ]; do ./a.out | grep "00" ; done
#include<cstdio>
#include<thread>
#include<atomic>
using namespace std;
atomic<int> a,b;
int reta,retb;
void foo(){
//a.fetch_add(1,memory_order_relaxed);
a.store(1,memory_order_relaxed);
retb=b.load(memory_order_relaxed);
}
void bar(){
//b.fetch_add(1,memory_order_relaxed);
b.store(1,memory_order_relaxed);
reta=a.load(memory_order_relaxed);
}
int main(){
thread t[2]{ thread(foo),thread(bar) };
t[0].join(); t[1].join();
printf("%d%d\n",reta,retb);
return 0;
}
下面从不打印 00
// g++ -O2 -pthread axbx.cpp …c++ multithreading cpu-architecture memory-barriers stdatomic
在我的理解中，CPU为了优化而改变了写在机器代码上的操作顺序，这被称为乱序执行。
在术语“内存顺序”中，它定义了访问内存的顺序。例如，在宽松的顺序中，它定义了非常弱的排序规则，并且很容易发生执行重排序。
x86 中有一些内存排序模型，例如 TSO。在这样的存储器排序模型中，定义了处理器的存储器访问顺序的语义。
我不明白的是他们之间的关系。内存顺序是一种乱序执行吗？OoOe还有其他方法吗？
或者说，内存顺序是乱序执行的实现，处理器的所有重新排序都是基于语义的吗？
由于其 TSO 内存模型，X86 保证所有商店的总顺序。我的问题是是否有人知道这是如何实际实施的。
我对所有 4 个围栏是如何实现的印象很好，所以我可以解释如何保留本地秩序。但是 4 个栅栏只会给 PO；它不会给您 TSO（我知道 TSO 允许旧商店跳到新负载前面，因此只需要 4 个围栏中的 3 个）。
单个地址上所有内存操作的总顺序是一致性的责任。但我想知道英特尔（特别是 Skylake）如何在多个地址的商店上实现总订单。
x86 intel cpu-architecture memory-barriers micro-architecture
这是一个后续问题
有很多文章和博客提到 Java 和 JVM 指令重新排序，这可能会导致用户操作中出现反直觉的结果。
当我要求演示 Java 指令重新排序导致意外结果时，有几条评论说，更普遍的关注领域是内存重新排序，并且很难在 x86 CPU 上进行演示。
指令重新排序只是内存重新排序、编译器优化和内存模型等更大问题的一部分吗？这些问题真的是 Java 编译器和 JVM 特有的吗？它们是否特定于某些 CPU 类型？
java cpu-architecture memory-barriers instruction-reordering