相关疑难解决方法(0)

我刚开始使用各种不同的模块创建 FPGA 系统来驱动 I2C 总线（尽管我认为这个问题适用于任何 FPGA 系统），并且所有模块都使用同步复位。

这些模块使用时钟分频器模块进行计时，该模块获取系统时钟并向系统的其余部分输出较低的频率。

我遇到的问题是，当复位信号变低时，时钟分频器复位，因此其他模块依赖的时钟停止 - 因此其他模块不会注册复位

一个明显的解决方案是进行异步复位，但是，在 Xilinx ISE 中，它似乎不喜欢它们，并抛出警告，指出这与 Spartan-6 FPGA 不兼容（特别是当异步代码之后的代码是同步代码时） ，这是因为 I2C 总线使用总线时钟将位放入总线上）。

另一种解决方案是时钟分频器根本不可重置，因此时钟永远不会停止并且所有模块都会正确重置。然而，这意味着时钟分频器寄存器无法初始化/重新初始化为已知状态 - 有人告诉我这将是一个大问题，尽管我知道您可以 := '0'/'1'; 在模拟中使用该运算符，但这一旦编程就不起作用实际的 FPGA（？）。

同步复位的约定是什么？时钟发生器一般不复位吗？或者它们仅在复位信号的瞬时边沿复位？或者我的建议都不是真正的解决方案！

我放入了时序图和代码来说明我的意思，并显示我一直在使用的代码。

非常感谢！

大卫

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
library UNISIM;
use UNISIM.VComponents.all;
ENTITY CLK_DIVIDER IS
    GENERIC(INPUT_FREQ : INTEGER;
            OUT1_FREQ  : INTEGER;
            OUT2_FREQ  : INTEGER
    );
    PORT(SYSCLK  : IN  STD_LOGIC;
         RESET_N : IN  STD_LOGIC;
         OUT1    : OUT STD_LOGIC;
         OUT2    : OUT STD_LOGIC);
END CLK_DIVIDER;
architecture Behavioral of Clk_Divider is
    constant divider1 …