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如何使用Verilog宏模拟$ display?

我想创建一个具有多个参数的宏,就像$ display一样.

我的代码看起来像这样,但它不起作用.

               `define format_macro(A) \
                      $write("%s", $sformatf(A)); \
Run Code Online (Sandbox Code Playgroud)

这就是我所谓的format_macro.

               `format_macro("variable = %d", variable)
Run Code Online (Sandbox Code Playgroud)

我怎样才能做到这一点?

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