我对Verilog完全不熟悉,所以请耐心等待.
我想知道Verilog中是否有断言声明.在我的测试平台中,我希望能够断言模块的输出等于某些值.
例如,
mymodule m(in, out); assert(out == 1'b1);
谷歌搜索给了我一些链接,但它们要么太复杂,要么似乎不是我想要的.
assert verilog
assert ×1
verilog ×1