看一下我在System Verilog中维护的一些代码,我看到一些定义如下的信号:
node [range_hi:range_lo]x;
和其他定义如下:
node y[range_hi:range_lo];
据我所知,它x被定义为packed,而y被定义为unpacked.但是,我不知道这意味着什么.
System Verilog中的打包和解包矢量有什么区别？
编辑:回应@Empi的答案,为什么要在SV中编写的硬件设计师关心数组的内部表示？有没有时候我不应该或不能使用打包信号？