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在 verilog 中，我有一个二进制值数组。如何取减去值的绝对值？

Verilog 代码：

module aaa(clk);
  input clk;

  reg [7:0] a [1:9];  
  reg [7:0] s [1:9];

  always@(posedge clk)  
  begin
    s[1] = a[1] - a[2];
    s[2] = a[2] - a[3];
    s[3] = a[1] + a[3];
  end
endmodule

我想我s[1]和s[2]值总是正的。我怎样才能在可综合的 verilog 中做到这一点？

我试过使用signed reg，但它显示一个错误。