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我有一个verilog模块的串行输出，我想使用system-verilog进行测试。

给定正确的串行输入“ SI”（其值为8'h9A），称为“ SO”的输出将输出类似于8'hC6的输出。

是否有一种无需明确描述每个信号的简单方法来编码/解码串行IO？

例如：

assert property @(posedge clk) $rose(EN) |-> ##[1:3] SI ##1 !SI[*2] ##1 SI[*2] ##1 !SI ##1 SI ##1 !SI
                                             ##[1:3] SO[*2] ##1 !SO[*3] ##1 SO[*2] ##1 !SO;

它看起来像一团混乱，几乎不可读。我非常想写

8'h9A ##[1:3] 8'hC6

但显然这是行不通的。任何建议或示例都将受到欢迎。提前致谢。