reg和wire之间有什么区别？我们什么时候应该使用reg以及何时应该在verilog模块中使用wire.我有时也注意到输出再次被声明为reg.例如,在D触发器中的reg Q. 我已经在某处读过 - "程序赋值语句的目标输出必须是reg数据类型." 什么是程序转让声明？我已经彻底搜索了这个,但未能找到明确的解释.
verilog hdl
hdl ×1
verilog ×1