每次$ monitor在Verilog中运行时都会显示$

Question

在Verilog测试平台中,我有一个$monitor看起来像这样的语句:

initial begin  
$monitor("a=%h, b=%h",a,b)  
end

这意味着,a和b在显示器的敏感列表.我真正想要做的只是监视更改a,以及a更改显示b的值.我无法弄清楚如何做到这一点.有一个简单的方法吗？

Answer 1

我认为监视器不会出现这种行为,但您可以随时显示a更改:

always @(a) begin  
  $display("a=%h, b=%h",a,b);
end