Rya*_*yan 4 testing verilog vhdl hdl register-transfer-level
我使用vi作为编辑器在Verilog中编写了一个模块,现在我想测试它.如果我没有董事会,我有什么选择？如何提供模块输入？我在哪里可以看到结果？顺便说一句,我可以访问VCS.
谢谢.
你可能正在寻找一个模拟器.
首先,您必须编写一个测试平台,它围绕您的Verilog模块并驱动输入信号.此测试平台还可以检查模块的输出是否与预期输出匹配.您可以在线找到许多关于编写测试平台的教程.
然后,在模拟器中"执行"此测试平台和您的模块.我不熟悉所有选项,但我知道免费的Xilinx ISE Web Pack包含一个模拟器.Modelsim是一个商业包.他们还提供免费的学生版.