VHDL的图形/原理图生成器

Question

我有一个VHDL项目,它包含一个顶级模块,其中包含以各种方式互连的其他模块(其中一些模块本身就是其他模块的容器).

是否有可以生成说明模块之间关系的原理图的实用程序？我不关心配置细节或架构,只关注项目中每个模块的输入,输出和嵌套.

Answer 1

这取决于您需要对原理图做什么。

如果您只是寻找代码的图形表示，那么您可以使用 Altera 综合工具，在那里您可以获得代码的 RTL 原理图，这非常好，但是如果您的设计中有很多层次结构，则需要很长时间是时候遍历所有的块了。您无法编辑这些文件，但它可以帮助您快速轻松地了解不同块之间的互连。

EASE 和 HDL Designer 等工具也可以做到这一点，但它们要花很多钱。我不确定 Aldec 是否可以做到这一点。但所有这些程序都可以将设计导入到图形设计环境中，为每个块创建符号并为您的设计创建可编辑的层次结构。Synplify HDL Analyst 也可以为您做到这一点。但我自己从来没有用过。

这是我在 TI 法国工作时导入 HDL Designer 的设计示例。该设计由许多块组成，这只是顶层（质量不是很好，因为我这样做只是为了快速审查设计环境。