如何在Verilog中将长语句分成几行

Question

例如,我有一个长语句:

    $display("input_data: %x, 
              output_data: %x,
              result: %x",
              input_data,
              output_data,
              result);

如何在Verilog中将其转换为单个语句和多行？

Answer 1

你需要拆分引用的字符串.这是一种方式:

module tb;

initial begin
    integer input_data  = 1;
    integer output_data = 0;
    integer result      = 55;
    $display("input_data: %x "  , input_data,
             "output_data: %x " , output_data,
             "result: %x "      , result);
end

endmodule

/*

Outputs:

input_data: 00000001 output_data: 00000000 result: 00000037 

*/

Answer 2

更一般地，您还可以使用字符串连接运算符：

{“字符串1”，“字符串2”，“字符串3”}