xx7*_*aBs 0 implementation fpga vhdl
我有简单的VHDL模块输出PWM信号.PWM模块具有保持当前PWM百分比的信号.当我合成并实现它时,该信号默认重置为0.有没有办法在实现PWM百分比为20或其他什么后配置它?
谢谢 !
您应该能够设置启动默认值.它必须同意复位值(如果有的话),因为合成器将使用NOT-gate-pushback来实现它.
尝试
SIGNAL dutycycle : INTEGER := 20; -- powerup value
PROCESS (n_reset, clk)
BEGIN
IF TO_X01(n_reset) = '0' THEN
dutycycle <= 20; -- asynchronous reset value
ELSIF RISING_EDGE(clk) THEN
dutycycle <= load_dutycycle; -- synchronous load
END IF;
END PROCESS;
Run Code Online (Sandbox Code Playgroud)
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