Fra*_*jay 3 verilog fpga cpu-registers fsm xilinx
我有一个问题,关于我正在研究的AGC/SPI控制器的奇怪行为.它是在Verilog中完成的,目标是Xilinx Spartan 3e FPGA.控制器是一个依赖外部输入启动的FSM.FSM的状态存储在未明确初始化的state_reg中,因为我认为未初始化的寄存器默认为零.当我实现控制器时,FSM将无法运行.监控SPI总线我没有观察到任何活动.为了监视FSM,我将state_reg路由到一个输出总线,该总线连接到LED组.这就是分配data_out = state_reg的行正在进行的操作.我发现当我这样做时,FSM和AGC/SPI控制器在SPI总线上观察到正确.似乎正在发生的事情是,state_reg在初始化时处于未确定状态,因此FSM永远不会处于任何状态,因此它不会运行.但是通过将state_reg分配给输出,它初始化为00000000,正如我预期的那样从头开始.所以我的问题是,一个未初始化的寄存器是否应该假设值为0？通过为输出分配一个未初始化的寄存器,是否会强制它假设为零？或者是其他事情发生在我不明白的地方？以下是我的代码.我已经评论了*state_reg**被分配给输出线[7:0] data_out的相关部分.我知道这是一个很长的问题,但我真的想了解我应该期待什么类型的行为.谢谢.
module agc_control
(
input wire [7:0] agc_data,
input wire clk,
input wire agc_start,
input wire AMP_DO,
output reg MOSI,
output reg SCK,
output reg CS_AMP,
output wire inhibit_ADC,
output wire [7:0] data_out
);
//signals
reg [4:0] state_reg,
reg [2:
0] ampclkreg;
reg ampclk;
reg [7:0] agc_data_reg;
reg agc_running;
reg [7:0] data_out_reg;
wire agc_done;
//ampclk generation
always @(posedge clk)
begin
ampclkreg = ampclkreg + 1;
if (ampclkreg == 3)
begin
ampclkreg = 0;
ampclk = ~ampclk;
end
end
always @(posedge clk)
begin
if(agc_start == 1)
begin
agc_running = 1'b1;
agc_data_reg = agc_data;
end
if(agc_done == 1)
begin
agc_running = 1'b0;
end
end
//FSM
always @(posedge ampclk)
begin
if (agc_running == 0)
begin
SCK = 0;
state_reg = 0;
CS_AMP = 1;
end
if (agc_running == 1)
begin
case (state_reg)
0: begin
CS_AMP = 1;
SCK = 0;
state_reg = 1;
end
1: begin
CS_AMP = 0;
MOSI = agc_data_reg[7];
state_reg = 2;
end
2: begin
SCK = 1;
state_reg = 3;
end
3: begin
SCK = 0;
MOSI = agc_data_reg[6];
state_reg = 4;
end
4: begin
SCK = 1;
state_reg = 5;
end
5: begin
SCK = 0;
MOSI = agc_data_reg[5];
state_reg = 6;
end
6: begin
SCK = 1;
state_reg = 7;
end
7: begin
SCK = 0;
MOSI = agc_data_reg[4];
state_reg = 8;
end
8: begin
SCK = 1;
state_reg = 9;
end
9: begin
SCK = 0;
MOSI = agc_data_reg[3];
state_reg = 10;
end
10:begin
SCK = 1;
state_reg = 11;
end
11:begin
SCK = 0;
MOSI = agc_data_reg[2];
state_reg = 12;
end
12:begin
SCK = 1;
state_reg = 13;
end
13:begin
SCK = 0;
MOSI = agc_data_reg[1];
state_reg = 14;
end
14:begin
SCK = 1;
state_reg = 15;
end
15:begin
SCK = 0;
MOSI = agc_data_reg[0];
state_reg = 16;
end
16:begin
SCK = 1;
state_reg = 17;
end
17:begin
CS_AMP = 1;
state_reg = 18;
end
18:begin
SCK = 0;
state_reg = 19;
end
19:begin
state_reg = 19;
end
default: state_reg = 19;
endcase
end
end
//retrieve previous vlaues
always @(posedge clk)
begin
case(state_reg)
2: begin
if (ampclkreg == 2)
data_out_reg[7] = AMP_DO;
end
4: begin
if (ampclkreg == 2)
data_out_reg[6] = AMP_DO;
end
6: begin
if (ampclkreg == 2)
data_out_reg[5] = AMP_DO;
end
8: begin
if (ampclkreg == 2)
data_out_reg[4] = AMP_DO;
end
10:begin
if (ampclkreg == 2)
data_out_reg[3] = AMP_DO;
end
12:begin
if (ampclkreg == 2)
data_out_reg[2] = AMP_DO;
end
14:begin
if (ampclkreg == 2)
data_out_reg[1] = AMP_DO;
end
16:begin
if (ampclkreg == 2)
data_out_reg[0] = AMP_DO;
end
endcase
end
//output wire [7:0] data_out--to top module to drive 7 LEDs and display state_reg
assign data_out = state_reg;
assign agc_done = (state_reg == 19);
assign inhibit_ADC = (agc_running == 1);
endmodule
Jos*_*osh 10
我在FPGA的背景下回答(我对Xilinx FPGA有很多经验); 我不同意蒂姆的回答.
当FPGA被编程和初始化时,许多内部资源被初始化为已知状态.这包括所有人字拖和块公羊.通过在整个设计中添加毯式重置逻辑,如果您可以依赖初始化为已知状态的内部元素,则可能会使其变得比它需要的复杂得多.高扇出复位网络使得设计的实现对于路由器来说变得更加困难,并且通过选择复位(尤其是异步复位),将设计映射到切片中也会变得复杂.
我的建议: