Wha*_*meo 6 verilog
当有人问你是否做过任何verilog综合时,这究竟意味着什么？这是否意味着写出代码,模拟,将代码下载到实际的硬件,或者什么？我在网上看了它,但他们只是说这是将高级别转换为门级的过程,这并没有真正告诉我什么.
Ros*_*ers 6
维基百科在其"逻辑综合"条目中很好地回答了这个问题.
概要是合成将高级verilog/vhdl构造转换为低级逻辑构造,这些构造没有可以连接到逻辑的真实物理硬件,而逻辑构造可以以晶体管逻辑的形式建模或者看起来 -表或其他FPGA或ASIC硬件组件.
归档时间：
13 年，9 月 前
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