如何编写正则表达式以匹配Verilog文件中的模块实例化?

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我正在开发一个项目,通过使用perl脚本语言来促进verilog编程.现在我想编写一个脚本来扫描一个顶级的verilog文件,然后为该模块生成层次结构列表,这表明我需要从verilog文件中提取模块实例化语句,这是问题所在:

如何编写正则表达式来匹配verilog文件中的模块实例化,因为我们需要知道顶层模块文件的子模块名称.

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SYNOPSYS的Verilog ::网表显示了如何在Verilog的文件中读取并找到整个层次模块.虽然您可以在某些有限的情况下使用正则表达式,但从长远来看,使用此CPAN解析器模块是值得的.

以下是我在PerlMonks上发布的一些示例代码:verilog perl用法(Verilog :: Netlist)

作为Verilog-Perl发行版的一部分的vhier脚本也很方便.