如何用VHDL制作一个简单的4位奇偶校验器？

Question

我正在尝试学习VHDL，并且正在尝试制作4位奇偶校验器。这个想法是，这些位来自一条输入线（每个时钟脉冲一位），检查器应该找出 4 位序列中是否有奇数个 1（即 1011 、 0100 等）并发送错误输出（例如错误标志：错误<=\xc2\xb41\xc2\xb4）如果有。

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有人能给我一个例子它\xc2\xb4s是如何完成的，以便我可以研究它吗？

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我尝试在网上搜索，但我发现的所有讨论都与更复杂的事情有关，我无法理解它们。

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Answer 1

VHDL 2008 标准提供了一个新的异或运算符来执行此操作。比 Aaron 提供的传统解决方案简单得多。

signal Data : std_logic_vector(3 downto 0) ;
signal Parity : std_logic ;
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Parity <= xor Data ;