如何在verilog中限制$random中的某些数据？

Question

我想在 verilog 中随机化一个变量。所以我为此使用了 $random。但是 $random 可能会生成 0，我不希望我的变量为 0 avlue。如何限制值？

Answer 1

您可以$dist_uniform ( seed , start , end )在 Verilog中使用，或者$urandom_range(max [,min])在 SystemVerilog 中使用它的替代品 。