VHDL:FlipFlop D代码中的错误

Question

我用VHDL做D触发器这是代码:

LIBRARY STD,WORK;
USE STD.standard.all;
entity FlipFlopD is 
port(
  input, clock :in bit;
  output :out bit
);
end FlipFlopD;

--Architecture of the entity
Architecture FlipFlopDfunc of FlipFlopD is 
begin 
  PROCESS (clock)
  BEGIN
    IF (clock’EVENT AND clock=‘1’) THEN 
      output <= input; 
    END IF;
  END PROCESS;
end FlipFlopDfunc;

这些是我尝试合成时得到的错误:

Line 16. Unexpected symbol read: ?.
Line 16. Unexpected symbol read: ?.
Line 16. parse error, unexpected IDENTIFIER, expecting COMMA or CLOSEPAR

第16行的错误对我来说是因为我看不到任何'？' 这一行中的符号:

IF (clock’EVENT AND clock=‘1’) THEN 

有谁知道如何纠正它？有谁知道如何处理这个错误parse error, unexpected IDENTIFIER, expecting COMMA or CLOSEPAR？

顺便说一下,我正在使用ISE 9.2进行设计.感谢您的帮助.

Answer 1

您确定使用正确类型的单引号(')标志吗？如果它们在您的VHDL代码中是这样的,我猜他们错了.

IF (clock'EVENT AND clock='1') THEN