mna*_*bil 1 verilog vhdl hdl
出于好奇，他们的标准对 Verilog 模块或 VHDL 实体中的最大端口数有限制吗？
Pau*_*oyd 6
SystemVerilog LRM在 23.2.2 端口声明中说
实现可能会限制模块定义中的最大端口数，但限制应至少为 256。
Verilog LRM 在 12.3.3 端口声明中也说了同样的话。
实际上，除非您使用某种代码生成器（或者您喜欢大量输入），否则您不太可能超过此限制。
归档时间：
5 年，9 月 前
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