始终使用@* | 意义和缺点

3 verilog hdl system-verilog

你能说那是什么意思吗

  • 总是 @ *

使用该语句后是否有任何可能的副作用?

Ben*_*son 5

这只是列出always模块所依赖的所有连线的快捷方式。这些电线是“敏感列表”。使用它的一个优点是合成代码不太可能关心您在敏感列表中放置的内容(除了posedgenegedge),因为电线将“物理”连接在一起。模拟器可能依赖于列表来选择哪些事件应该导致块执行。如果您更改模块并忘记更新列表,您的模拟可能会偏离实际的综合行为。