use*_*020 1 logic verilog hdl register-transfer-level system-verilog
verilog$signed和signed'verilog 有什么区别？
signed'()Verilog 中不存在。它存在于 SystemVerilog 中。
IEEE1800-2017 § 6.24.1 转换运算符：
注意-
$signed()和$unsigned()系统功能（见11.7）返回相同的结果signed'()，并unsigned'()分别。
signed'()作为具有强制转换运算符 ( '()) 的特性而
$signed()存在是为了与 Verilog 兼容