如何做VHDL"typedef"

Question

我想"创建"一个类型"my_type",这是一个std_logic_vector(...),就像这个C/VHDL伪代码:typedef std_logic_vector(CONSTANT downto 0)my_type.

"type"不允许使用std_logic_vector(...),仅使用数组,"alias"仅使用有效类型,不能使用它创建类型.

那怎么办呢？

Answer 1

你需要子类型

subtype foo is std_logic_vector(7 downto 0);