nod*_*nja 4 debugging verilog module modelsim
我正在尝试调试 Verilog 模块。我发现必须停止模拟、修改代码，然后再次开始模拟的过程很乏味。有更容易的方法吗？
Jan*_*uwe 5
它被称为restart:-)模拟->运行->重新启动
restart
归档时间：
14 年，8 月 前
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8 年，8 月 前