将 Chisel 转换为 Vhdl 和 SystemC？

Question

我有一些关于凿子转换的问题。我知道这是理论上的，但如果有人提出他的意见会很好。

1）想问为什么Chisel不注重VHDL/SystemVerilog的转换。虽然 Verilog 和 VHDL 是相同的，但在一些国家，尤其是欧洲，更喜欢 VHDL。2) 同样，C++模型用于仿真模型。为什么不是 SystemC 用于此目的？

我正在阅读一些笔记，发现 FIRRTL 是转换 CHISEL-->FIRRTL--> Verilog 和 CHISEL ---> FIRRTL--> C++ 模型的中间人。

使用（低）FIRRTL 规范转换 VHDL 和 SystemC 模型是个好主意吗？

Answer 1

简而言之，支持 VHDL 和 SystemC 后端根本就不是开发人员的首要任务。

有几个原因导致它没有被优先考虑：

1. 人们很少要求它。自从2014 年 Chisel 2 存储库上出现这个问题以来，这是我第一次看到这个问题。
2. 缺乏开发时间。我们已经积压了相当多的功能，因此额外的后端根本不是优先考虑的事情。虽然我认为添加 VHDL 和/或 SystemC 后端的实现工作并不算太糟糕，但它们也会带来额外的维护和验证开销。话虽如此，Chisel3 和 FIRRTL 都是开源项目，因此我们欢迎那些想要帮助我们实现特定功能的贡献者！
3. 利益不明。VHDL（至少）可以与 Verilog 互操作，因此尚不清楚为什么需要 VHDL 后端。就工具而言，我的理解是 Verilog 似乎比 VHDL 具有同等或更好的支持。出于可读性/可调试性的考虑，生成的代码无论如何并不是真正用于阅读的；相反，大多数用户使用波形，并且仅使用指向回 Scala 源的源定位器发出的代码。我对 SystemC 不太熟悉，所以发布它可能有一些我不知道的好处！

我肯定不知道有很多好处，所以请让我知道我缺少什么！