edj*_*edj 5 syntax-checking vhdl xilinx vivado
在 Vivado 中对 VHDL 进行语法检查而无需运行完整综合的最简单方法是什么？
有时我会同时编写许多相互关联的模块，并且希望快速找到命名错误、缺少分号、端口遗漏等。我读到的建议是运行综合，但这比我只需要更长的时间语法检查。我观察到语法错误通常会导致综合在第一分钟左右中止，因此我的解决方法是运行综合并在大约一分钟后手动中止它。
edj*_*edj 4
在 Vivado Tcl Console 窗口中，该check_syntax命令执行快速语法检查、捕获拼写错误、缺少分号等。
check_syntax
归档时间：
7 年，10 月 前
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