VHDL-2008 到_01 转换

Question

to_01在 VHDL-2008 中使用转换函数时，我遇到了一些意外的行为。我的期望是可以清楚地解释为高或低的向量位分别映射到“1”和“0”。剩余的向量位应转换为“0”位。然而，通过下面描述的代码，我将整个向量转换为全“0”。

这种行为正确吗？或者这是模拟器软件（ALDEC Riviera-PRO）中的错误？

是否有任何 IEEE 函数可以满足我的期望，或者我是否必须编写自己的函数来实现这一目标？

library ieee;
use ieee.std_logic_1164.all;

entity test_to_01 is
end entity test_to_01;

architecture rtl of test_to_01 is
    signal s_test_in    : std_logic_vector(8 downto 0)  := "UX01ZWLH-";
    signal s_test_out   : std_logic_vector(8 downto 0);
begin
    s_test_out  <=  to_01(s_test_in);
end architecture rtl;

Answer 1

我找到了一个解决方法：

s_test_out  <=  to_stdlogicvector(to_bitvector(s_test_in));

Answer 2

观察到的行为是正确的行为。下面是关于这方面的一些历史。

2008 年，我们将所有强度缩减操作传播到所有 std_logic 系列包。无论好坏，to_01 的历史实现都来自 numeric_std，并且与现在的实现完全一样。以下是我在网上找到的一个较旧的实现：

function TO_01(S : SIGNED ; xmap : STD_LOGIC:= '0') return SIGNED is
variable RESULT: SIGNED(S'length-1 downto 0);
variable bad_element : boolean := FALSE;
alias xs : SIGNED(s'length-1 downto 0) is S;
begin
  for i in RESULT'range loop
    case xs(i) is
      when '0' | 'L' => RESULT(i):='0';
      when '1' | 'H' => RESULT(i):='1';
      when others => bad_element := TRUE;
      end case;
    end loop;
  if bad_element then
    assert NO_WARNING
      report "numeric_std.TO_01: Array Element not in {0,1,H,L}"
      severity warning;
    for i in RESULT'range loop
      RESULT(i) := xmap;        -- standard fixup
      end loop;
    end if;
  return RESULT;
  end TO_01;

VHDL WG 的主要指令之一是不要破坏旧代码。在这种情况下，这个目标似乎提出了一个可能不太理想的实现。

如果您想要不同的东西，您可以随时将其提交到标准的下一次修订中。它必须有一个不同的名称。请注意，我们目前正在关闭 VHDL-2018，因此这将是之后的修订版。

请注意，IEEE P1076 WG 是一个基于个人的工作组。这意味着像您这样的经验丰富的用户正在参与。通常，标准修订中完成的工作量是巨大的。因此，我们总是需要更多积极的参与者。特别是在包装上。请参阅 eda-twiki.org 和http://www.eda-twiki.org/cgi-bin/view.cgi/P1076/WebHome